Compiler-backed read-only Verilog and SystemVerilog project analysis.
is a local Model Context Protocol server that gives AI agents compiler-backed, read-only context for Verilog and SystemVerilog projects. It wraps so an MCP client can ask questions against parsed and elaborated HDL instead of plain text: What modules, interfaces, and packages are in this filelist? What diagnostics does the compiler frontend report? What is the instance hierarchy below this top?…
Inferido de los transportes que declara este listado (stdio). Que un cliente no aparezca aquí no significa que se haya descartado: simplemente Forge no puede confirmarlo.
La verificación confirma la identidad del publicador (la propiedad del repo), no la seguridad del código. El análisis de seguridad cubre los CVE conocidos y los scripts de instalación sospechosos.
Forge no tiene ningún análisis registrado de esta entrada, así que no tiene ninguna observación de su superficie de herramientas. Eso es ausencia de pruebas, no prueba de que no exponga ninguna herramienta.
is a local Model Context Protocol server that gives AI agents compiler-backed, read-only context for Verilog and SystemVerilog projects. It wraps so an MCP client can ask questions against parsed and elaborated HDL instead of plain text: What modules, interfaces, and packages are in this filelist? What diagnostics does the compiler frontend report? What is the instance hierarchy below this top? Where is this symbol declared or referenced? Did my include paths, defines, and nested files resolve…