Compiler-backed read-only Verilog and SystemVerilog project analysis.
is a local Model Context Protocol server that gives AI agents compiler-backed, read-only context for Verilog and SystemVerilog projects. It wraps so an MCP client can ask questions against parsed and elaborated HDL instead of plain text: What modules, interfaces, and packages are in this filelist? What diagnostics does the compiler frontend report? What is the instance hierarchy below this top?…
Déduit des transports déclarés par cette annonce (stdio). Un client absent de cette liste n’est pas écarté pour autant — c’est simplement quelque chose que Forge ne peut pas confirmer.
La vérification confirme l’identité de l’éditeur (la propriété du dépôt), pas la sûreté du code. L’analyse de sécurité couvre les CVE connues et les scripts d’installation suspects.
Forge n’a aucune analyse enregistrée pour cette entrée et n’a donc aucune observation de sa surface d’outils. C’est une absence de preuve, pas la preuve qu’elle n’expose aucun outil.
is a local Model Context Protocol server that gives AI agents compiler-backed, read-only context for Verilog and SystemVerilog projects. It wraps so an MCP client can ask questions against parsed and elaborated HDL instead of plain text: What modules, interfaces, and packages are in this filelist? What diagnostics does the compiler frontend report? What is the instance hierarchy below this top? Where is this symbol declared or referenced? Did my include paths, defines, and nested files resolve…