Compiler-backed read-only Verilog and SystemVerilog project analysis.
is a local Model Context Protocol server that gives AI agents compiler-backed, read-only context for Verilog and SystemVerilog projects. It wraps so an MCP client can ask questions against parsed and elaborated HDL instead of plain text: What modules, interfaces, and packages are in this filelist? What diagnostics does the compiler frontend report? What is the instance hierarchy below this top?…
Dedotto dai trasporti dichiarati da questo annuncio (stdio). Un client che non compare qui non è escluso — semplicemente Forge non è in grado di confermarlo.
La verifica conferma l’identità del publisher (la proprietà del repo), non la sicurezza del codice. L’analisi di sicurezza copre i CVE noti e gli script di installazione sospetti.
Forge non ha alcuna analisi registrata per questa voce, quindi non ha alcuna osservazione della sua superficie di strumenti. È assenza di prove, non prova che non esponga alcuno strumento.
is a local Model Context Protocol server that gives AI agents compiler-backed, read-only context for Verilog and SystemVerilog projects. It wraps so an MCP client can ask questions against parsed and elaborated HDL instead of plain text: What modules, interfaces, and packages are in this filelist? What diagnostics does the compiler frontend report? What is the instance hierarchy below this top? Where is this symbol declared or referenced? Did my include paths, defines, and nested files resolve…